GCLK：全局时钟脚，这个脚的驱动能力最强，到所有逻辑单元的延时基本相同，所以如系统有外部时钟输入，建议定义此脚为时钟脚。如想用其他脚为时钟输入，必须在在菜单：Assign>Global project logic synthesis>Automatic global>把GCLK前面的勾去掉。这样任意一个I/O脚均可做时钟输入脚。
OE1：全局输出使能,如有三态输出，建议由此脚来控制（也可由内部逻辑产生输出使能信号），优点和用法同上。
OE2/GCLK2：全局输出使能/全局时钟脚，两者皆可。
GCLRn：全局清零，如有寄存器清零，建议由此脚来控制（也可由内部逻辑产生清零信号），优点和用法同上。
分配这些脚和分配普通I/O脚是一样的， 先在Assign>device中选好器件型号，再在Assign>pin中填入你想分配的管脚号和类型，或直接在原理图中选中input或output,点鼠标右键，选>assign pin,填入你想分配的管脚号，编译一遍即可。但要注意菜单：Assign>Global project logic synthesis>Automatic global>中的设置。