ST确认提前推出低功耗SoC解决方案的设计平台，其中包括45nm单元库和首个演示用45nm SoC流片
2007年6月13日 ― 世界领先的半导体制造商意法半导体(纽约证券交易所代码：STM)今天公布了该公司的45nm(0.045微米)CMOS设计平台，在这个平台上，客户可以为低功耗的无线和便携通信应用设备开发下一代系统芯片(SoC)产品。
与采用 65nm 技术的设计相比，ST 的低功耗创新工艺结合多个阈值晶体管，将芯片面积缩减一半。同时，新工艺将处理速度提高了 20%，在正常工作模式下，泄漏电流降低二分之一，在保持模式下，泄漏电流降低到几分之一。后一项将给便携产品的设计人员带来巨大的好处，因为电池电量的使用时间是便携产品设计需要考虑的一个重要的因素。
ST 在完成一个高集成度的 45nm SoC 演示芯片的设计或流片时使用了这个最先进的 45nm 低功耗 CMOS 平台。这个芯片设计包含一个先进的双核 CPU 系统和相关的存储器分层结构，采用了在 45nm 工艺节点上将高性能和低功耗合二为一所需的复杂的低功耗方法。
新的低功耗设计平台充分利用了 45nm 工艺技术的多功能和模块化特点，该平台是在法国格勒诺布尔近郊 Crolles 的 ST 研发中心开出来发的，并在 Crolles2 联盟的 300mm 晶圆制造厂接受了产品验证。
“提前使用低功耗的 45nm CMOS 技术对于市场领先的制造厂商开发新的无线和便携消费电子产品特别是下一代的 3G 和 4G 手持多媒体终端至关重要，”意法半导体制造和技术研发执行副总裁 Laurent Bosson 表示，“在 ST 的低功耗 45nm CMOS 平台上开发的芯片能够让应用设计具有极高的性能同时还有很低的功耗。”
与其它的准备部署的 45nm 设计平台一样，ST 的低功耗 45nm 工艺含有进行高密度和高性能设计所需的全部先进模块。这些重要模块包括：蚀刻最重要图形层的 193nm 浸没式光刻技术、潜沟道隔离及晶体管应力技术、先进的采用毫秒退火方法的结工程、超低 K 的内部铜层电介材料、准许降低互连线电容的技术。此外，还有两个单元库：一个是为高性能优化的，另一个是为低功耗优化的。总之，该平台为设计人员提供了丰富的设计选择。
通过与 Cadence、Mentor Graphics、Synopsys 和 Magma 等主要 EDA 厂商的研发部门合作，ST 的 45nm 设计平台受到业内主要的 CAD 工具的全面支持，由于开发环境是技术人员熟悉的工业标准工具，ST 的客户可以立即着手设计先进的系统芯片解决方案。
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